FPGA基礎知(zhī)識

　FPGA是(shì)英文(wén)Field－&±≤Programmable Gate Array的(de)縮寫，即現(xiànש)場(chǎng)可(kě)編程門(mén)陣列，它是(shì)在φ PAL、GAL、CPLD等可(kě)編程器(qì)件(jiàn)的(de‌§)基礎上(shàng)進一(yī)步發展的(de)産物(wù)。它是(s€↓Ωhì)作(zuò)為(wèi)專用(yòng)集成電(diàn)路(lù)♣<（ASIC）領域中的(de)一(yī)種半定制(zhì)電(diàn)路(lλ★"ù)而出現(xiàn)的(de)，既解決了(l≠βe)定制(zhì)電(diàn)路(lù)的(de)不(bù)足，又(yòu)☆δβ克服了(le)原有(yǒu)可(kě)編程器(qì)件(jiàn)門(βδmén)電(diàn)路(lù)數(shù)有(y​α✘♠ǒu)限的(de)缺點。

　　【FPGA工(gōng)作(zuò)原理(lǐ)α₹】

　　FPGA采用(yòng)了(le)邏輯單元陣列LCA（Logic Ce≠♥∏ll Array）這(zhè)樣一(yī)個(gè)新概念，內(n→§èi)部包括可(kě)配置邏輯模塊CLB（Configurable ™¶ε Logic Block）、輸出輸入模塊IO∑₽§B（Input Output Block）和‍ε ↑(hé)內(nèi)部連線（Interconnect）三個(gè)部分(€♦fēn)。FPGA的(de)基本特點主要(yào)有(yǒu)：

　　1）采用(yòng)FPGA設計(jì)ASIC電(diàn)路¥←×(lù)，用(yòng)戶不(bù)需要(yào) ∑≥§投片生(shēng)産，就(jiù)能(né≤∑β•ng)得(de)到(dào)合用(yòng)的(de)∞↔‌ 芯片。

　　2）FPGA可(kě)做(zuò)其它ββ全定制(zhì)或半定制(zhì)ASIC電(diàn)路(lù)的(de)✘‍¶π中試樣片。

　　3）FPGA內(nèi)部有(yǒu)豐富的(de)觸發器(qì¶δε✘)和(hé)I／O引腳。

　　4）FPGA是(shì)ASIC電(diàn)路(lù)中設計(j♥↓‌ì)周期最短(duǎn)、開(kāi)發費(fèi★↔☆↔)用(yòng)最低(dī)、風(fēng)險最小(xi≠©ǎo)的(de)器(qì)件(jiàn)之一(yī)。

　　5) FPGA采用(yòng)高(gāo)速CHMO∑<S工(gōng)藝，功耗低(dī)，可(kě)以與↓Ω♦¶CMOS、TTL電(diàn)平兼容。

　　可(kě)以說(shuō)，FPGA芯片是(shì)小(xiǎo&→✘↔)批量系統提高(gāo)系統集成度、可(kě)靠性↑≥×的(de)最佳選擇之一(yī)。

　　FPGA是(shì)由存放(fàng)在片內(nèi>•)RAM中的(de)程序來(lái)設置其工(gōng)作(zuò)狀态的(dβ∑÷e)，因此，工(gōng)作(zuò)時(shí)需要(yào)對↔≈ Ω(duì)片內(nèi)的(de)RAM進行♣®(xíng)編程。用(yòng)戶可(kě)以根據不(bù)同的(↕✘de)配置模式，采用(yòng)不(bù)同的(de)編程方式。

　　加電(diàn)時(shí)，FPGA芯片将EPROM中數(ελshù)據讀(dú)入片內(nèi)編程RAM中，配置完成後，FPGA進入工÷‌(gōng)作(zuò)狀态。掉電(di©♥ àn)後，FPGA恢複成白(bái)片，內(nèi)部邏輯關系 ‍←©消失，因此，FPGA能(néng)夠反複使€™↔π用(yòng)。FPGA的(de)編程無須專用↔₽λ(yòng)的(de)FPGA編程器(qì)，隻須用(yòng)通(t•"≤↔ōng)用(yòng)的(de)EPROM、PROM編程器(qì)即可(↑± ↔kě)。當需要(yào)修改FPGA功能(néng)時(shí)®✘，隻需換一(yī)片EPROM即可(kě)。這(zhè)樣，同一(yī)片F‍✔₹PGA，不(bù)同的(de)編程數(shù)據，可(kě)π>€以産生(shēng)不(bù)同的(de)電(♥εdiàn)路(lù)功能(néng)。因此，FPGA的(de)使用✔ ∏€(yòng)非常靈活。

　　【FPGA配置模式】

　　FPGA有(yǒu)多(duō)種配置模式：并↔Ω‍↕行(xíng)主模式為(wèi)一(yī)片FPGA加一(yī)片EPROM的☆​σ(de)方式；主從(cóng)模式可(kě)以支持一(₽ •yī)片PROM編程多(duō)片FPGA；串行(xí•≈ng)模式可(kě)以采用(yòng)串行(xíng)PROM編程FΩγ₽λPGA；外(wài)設模式可(kě)以将FPGA作(zλ©δuò)為(wèi)微(wēi)處理(lǐ)器(qì)的(d≠>e)外(wài)設，由微(wēi)處理(lǐ)器(qì)對(d♠δ↑•uì)其編程。

　　如(rú)何實現(xiàn)快(kΩ₽€uài)速的(de)時(shí)序收斂、降低(dī)功耗和(hé)成本、§±優化(huà)時(shí)鐘(zhōng)管≤↔₹®理(lǐ)并降低(dī)FPGA與PCB并行(xíng)設計(jì)的(de≠‌₽)複雜(zá)性等問(wèn)題，一(yī)直是(shì)采用(yòn≤¥™"g)FPGA的(de)系統設計(jì)工(gōng)程​₽​≥師(shī)需要(yào)考慮的(de)關鍵問(wè☆¥n)題。如(rú)今，随著(zhe)FPGA向更高(gāo)密度、更大(d×∑à)容量、更低(dī)功耗和(hé)集成更多(d↓←←uō)IP的(de)方向發展，系統設計(jì)工(gōng)程師(s↓÷♦≈hī)在從(cóng)這(zhè)些(xiē)優異δλ 性能(néng)獲益的(de)同時(shí)，不(bù)得(de)不(bù)面‍‍÷對(duì)由于FPGA前所未有(yǒu)的(de)性能(néng&✘¥ )和(hé)能(néng)力水(shuǐ)平而帶來(láiδ"±)的(de)新的(de)設計(jì)挑戰 ™ ★。

　　例如(rú)，領先FPGA廠(chǎng)商Xiβ linx最近(jìn)推出的(de)Virtex-♦ ∞₩5系列采用(yòng)65nm工(gōng)藝，可(kě)提供高(g£β•āo)達33萬個(gè)邏輯單元、1,20γ↑β0個(gè)I/O和(hé)大(dà)量硬IP塊。¥ β超大(dà)容量和(hé)密度使複雜(zá)的(de)布線變得(de)更加不 →(bù)可(kě)預測，由此帶來(lái)更嚴重的(de)時(&'εshí)序收斂問(wèn)題。此外(wài)，針對(duì)不(bù)同應δ±用(yòng)而集成的(de)更多(duō)數(shù)量的(d✘¶e)邏輯功能(néng)、DSP、嵌入式處理(lǐ)和(hé)接γ₹口模塊，也(yě)讓時(shí)鐘(zhōng)管理(lǐ)和(hΩ↑→₹é)電(diàn)壓分(fēn)配問(wèn)題變得(de)更≈Ω加困難。

　　幸運地(dì)是(shì)，FPGA廠(chǎng)商€φδ、EDA工(gōng)具供應商正在通(tōng)力合作(zuòγβ‌∏)解決65nm FPGA獨特的(de)設計(jì)挑戰。不(bù)久以前€§，Synplicity與Xilinx宣布成立φ©★超大(dà)容量時(shí)序收斂聯合工(gōng€ £)作(zuò)小(xiǎo)組，旨在最大(dà)程度幫♣​×✘助地(dì)系統設計(jì)工(gōng)程師(s§ hī)以更快(kuài)、更高(gāo)效的(de)方式應用(yòng)65​™nm FPGA器(qì)件(jiàn)。設計(jì)軟件(ji¥<'àn)供應商Magma推出的(de)綜合工(γ‌÷​gōng)具Blast FPGA能(né₽♠↑ng)幫助建立優化(huà)的(de)布局©÷，加快(kuài)時(shí)序的(de)收斂。

　　最近(jìn)FPGA的(de)配置方式已經多(duō)÷​元化(huà)！

　　【FPGA主要(yào)生(shēng)産廠(chǎng)商介紹】

　　1、Altera

　　2、Xilinx

　　3、Actel

　　4、Lattice

　　其中Altera和(hé)Xilinx主要(yào)生(shē ★₽ng)産一(yī)般用(yòng)途FPGA，其主≈↓要(yào)産品采用(yòng)RAM工(gōng)藝。Actel&±≥主要(yào)提供非易失性FPGA，産品主要(yào)基于反熔絲工(gōn≤¶g)藝和(hé)FLASH工(gōng)藝。

　　【FPGA設計(jì)的(de)注意事(shì)項】

　　不(bù)管你(nǐ)是(shì)✔ε↔一(yī)名邏輯設計(jì)師(shī)、硬件(jiàn)工(gōngδ )程師(shī)或系統工(gōng)程師(shī)δ↓★，甚或擁有(yǒu)所有(yǒu)這(zhè)些(xiē)頭銜，隻要↓☆♣♥(yào)你(nǐ)在任何一(yī)種高(gāo)速和(hé)多(d∞÷σ✔uō)協議(yì)的(de)複雜(zá)系統中使用(yòn÷♠÷↓g)了(le)FPGA，你(nǐ)就(jiù)很(hěn)≈→<↓可(kě)能(néng)需要(yào)努力解決好(hǎo)器(₽✘≠qì)件(jiàn)配置、電(diàn)源管理(↔✘♣lǐ)、IP集成、信号完整性和(hé)其他(tā)的(≤φ πde)一(yī)些(xiē)關鍵設計(j'₽ì)問(wèn)題。不(bù)過，你(nǐ)不(bù)必獨自(zì)面對(d$₹‍​uì)這(zhè)些(xiē)挑戰，因為(wèi)在當前業(yè)內(‍↕₩'nèi)領先的(de)FPGA公司裡(lǐ)工(gōng)作(zuò€←∑φ)的(de)應用(yòng)工(gōng)程師(shī)✘¶每天都(dōu)會(huì)面對(duì)這(zhè)些(xiē)問(wèn)$↔₽題，而且他(tā)們已經提出了(le)一(yī)些(xiē)将令↔♣₽你(nǐ)的(de)設計(jì)工(gōng)作(zuò)變βλ"得(de)更輕松的(de)設計(jì)指 ×π導原則和(hé)解決方案。

　　I/O信号分(fēn)配

　　可(kě)提供最多(duō)的(de)多(duō)功能('≥néng)引腳、I/O标準、端接方案和(hé)差分(fēn ¶↕)對(duì)的(de)FPGA在信号分(fēn)配方面也(yě)具有λλλ(yǒu)最複雜(zá)的(de)設計(jφ¶€ì)指導原則。盡管Altera的(de)FPGA器(qì)件(j♦∞'‍iàn)沒有(yǒu)設計(jì)指導原則(因為(wèi)它≥  實現(xiàn)起來(lái)比較容易)，但(dàn)賽靈思的(de)FPδπGA設計(jì)指導原則卻很(hěn)複雜(zá)。但(dàn)不(bù)管是←✘§σ(shì)哪一(yī)種情況，在為(wèi)I/O引腳分βε®♠(fēn)配信号時(shí)，都(dōu♥♦)有(yǒu)一(yī)些(xiē)需要(yào)牢記≠λ的(de)共同步驟：

　　1. 使用(yòng)一(yī)個(gè)電(diàn)&​♣"子(zǐ)數(shù)據表列出所有(yǒu)計(jì)劃的(de)信≈★±<号分(fēn)配，以及它們的(de)重要(yào)屬性，例如(rú)I/O标準'&♣<、電(diàn)壓、需要(yào)的(de)端接方法和(hé♠​)相(xiàng)關的(de)時(shí)鐘(zhōng)。

　　2. 檢查制(zhì)造商的(de)塊/區(qū)域兼容性準則。

　　3. 考慮使用(yòng)第二個(gè)電(d‍∞ iàn)子(zǐ)數(shù)據表制(zhì)訂FPGA的(de)布局，←♥¥以确定哪些(xiē)管腳是(shì)通(tōng)用(y∏↑òng)的(de)、哪些(xiē)是(shì)α✘ Ω專用(yòng)的(de)、哪些(xiē)支持差分(fēn)信号對<±✘♥(duì)和(hé)全局及局部時(shí)鐘(zhōng♣∏)、哪些(xiē)需要(yào)參考電(diàn)壓。

　　4. 利用(yòng)以上(shàng)兩個<☆₽ε(gè)電(diàn)子(zǐ)數(shù)據↕€σ"表的(de)信息和(hé)區(qū)域兼容性準則，先分(fēn)φ±€配受限制(zhì)程度最大(dà)的(de)信号到(dào)引腳上(sh≈"<☆àng)，最後分(fēn)配受限制(zhì)最小(x≤Ω↓iǎo)的(de)。例如(rú)，你(nǐ)可(k$↑₹ě)能(néng)需要(yào)先分(fēn)配串行(xíng)總線和( ∑hé)時(shí)鐘(zhōng)信号，因為(wèi)它們通(tōn♥≥ ∞g)常隻分(fēn)配到(dào)一(yī)些(xiē)特定Ω₹<"引腳。

　　5. 按照(zhào)受限制(zhì ©≠)程度重新分(fēn)配信号總線。在這(zhè)個β≠(gè)階段，可(kě)能(néng)需要(yào)仔細權衡同時(shí)開≈₩‌&(kāi)關輸出(SSO)和(hé)不(bù)σ$←Ω兼容I/O标準等設計(jì)問(wèn)題，尤其是(shì)當你ε♥(nǐ)具有(yǒu)很(hěn)多(duō)個(gè)高(gāo)速輸₩×∏出或使用(yòng)了(le)好(hǎo)幾←α‌✘個(gè)不(bù)同的(de)I/O标準時(shí)。€φ如(rú)果你(nǐ)的(de)設計(jì)需 ✔"<要(yào)局部/區(qū)域時(shí)鐘(zhōng)，你(nǐ)将≥↔可(kě)能(néng)需要(yào)使用(yα÷↕òng)高(gāo)速總線附近(jìn)的(de)管腳，最±®↑好(hǎo)提前記住這(zhè)個(gè)要(yào)求，以免最後無法‍★ε©為(wèi)其安排最合适的(de)引腳。如(rú)果某個(gè)特定塊所選&®γ£擇的(de)I/O标準需要(yào)參考電(diàn)壓信₽&₹号，記住先不(bù)要(yào)分(fēn)配♠< Ω這(zhè)些(xiē)引腳。差分(fēn)信号的(de)分(fēn)←™§配始終要(yào)先于單端信号。如(rú≤♦•α)果某個(gè)FPGA提供了(le)片∑€®內(nèi)端接，那(nà)麽它也(yě)可(kě)能(néng)适用(yòn® g)于其他(tā)兼容性規則。

　　6. 在合适的(de)地(dì)方分(fēn)配剩餘的(de)信号。

　　在這(zhè)個(gè)階段，考慮寫一(yī)個(gè)隻包含端口 >分(fēn)配的(de)HDL文(wén)件(jiàn)。然後通(¶βtōng)過使用(yòng)供應商提供的(de∞π≈)工(gōng)具或使用(yòng)一(yī)個(gè)文(♣δwén)本編輯器(qì)手動創建一(yī)個(gè)限制(zhì)←δ文(wén)件(jiàn)，為(wèi)I/O×✘±"标準和(hé)SSO等增加必要(yào)的π☆♦×(de)支持信息。準備好(hǎo)這(zhè)些(xiē)基本文(wén∞☆©)件(jiàn)後，你(nǐ)可(kě)以運行(xí¥​&©ng)布局布線工(gōng)具來(lái)确認是(shì)'σ♠♦否忽視(shì)了(le)一(yī)些(xiē)準則或>π•者做(zuò)了(le)一(yī)個(gè)錯(cuò)誤的(dε¶e)分(fēn)配。

　　這(zhè)将使你(nǐ)在設計(♣£jì)的(de)初始階段就(jiù)和(hé)布局工(gōng)程¥↓★師(shī)一(yī)起工(gōng)作(zuò)，共同規劃PC↓¥B的(de)走線、冗餘規劃、散熱(rè)問(wèn)題和(≠•hé)信号完整性。FPGA工(gōng)具可(kě)能(néng)•£ ¶可(kě)以在這(zhè)些(xiē)方面提供幫助，并協助你(nǐ)解≈♣↑決這(zhè)些(xiē)問(wèn)題，因此你(nǐ)必須确保了‍¶♠©(le)解你(nǐ)的(de)工(gōng)具包的(de)功能(n$↓éng)。

　　你(nǐ)咨詢一(yī)位布局專家(jiā)的(de)時(shí)間(₽☆$jiān)越晚，你(nǐ)就(jiù)越有(yǒu)可(kě)能(néng)©∑∑α需要(yào)去(qù)處理(lǐ)一(yī)些(xiēπ♥✔)複雜(zá)的(de)問(wèn)題和(hé)設計(jì)反複，而這(•☆ ←zhè)些(xiē)可(kě)能(néng)可(kě)以通(tōng♠¥)過一(yī)些(xiē)前期分(fēn)析加以避免。一(yī)旦你(nǐ λ♣•)實現(xiàn)了(le)滿意的(de)信号分(fēn)配>φ，你(nǐ)就(jiù)要(yào)用(yòng)限制(zhì)文(wén)Ωσ件(jiàn)鎖定它們。

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　　基于CMOS的(de)設計(jì)主要(yào)♣≥消耗三類切率：內(nèi)部的(de)（短(duǎn)路(lù)）、♥ ✘漏電(diàn)的(de)（靜(jìng)态的(de)β ）以及開(kāi)關的(de)（電(diàn)容）。₽♦♣當門(mén)電(diàn)路(lù)瞬變φε時(shí)，VDD與地(dì)之間(jiān)短(duǎn)路☆‌ε(lù)連接消耗內(nèi)部功率。漏電(d≠"¥ iàn)功耗是(shì)CMOS工(gōng)藝普遍存在的(de)寄生↓>(shēng)效應引起的(de)。而開(kāi)關功耗則≥β>是(shì)自(zì)負載電(diàn)容,放(fàng)電(diàn)造成>π>的(de)。開(kāi)關功耗與短(duǎn)路(lù)功耗合在一(≥€yī)起稱為(wèi)動态功耗。下(xià)面介紹降低(dī)靜(jìng↔∑→÷)态功耗和(hé)動态功耗的(de)設計(jì)技(jì₽∏φ)巧。

　　降低(dī)靜(jìng)态功耗

　　雖然靜(jìng)态電(diàn)流與動态電(≠ש♦diàn)流相(xiàng)比可(kě)以忽略不(bù€≤$)計(jì)，然而對(duì)電(diàn)池供電(diàn)的(de)&≠®​手持設備就(jiù)顯得(de)十分(f₩¶•∏ēn)重要(yào)，在設備通(tōng)電(diàn)而不(←•bù)工(gōng)作(zuò)時(shí)更是(shì)如(r ♠✔δú)此。靜(jìng)态電(diàn)流的(de)因素衆多(​€duō)，包括處于沒有(yǒu)完全關斷或接通(tōng)的( ¶δde)狀态下(xià)的(de)I/O以及內(nèi)部晶體(£εtǐ)管的(de)工(gōng)作(zuò)電(diàn)流、內(nè♣≈§i)部連線的(de)電(diàn)阻、輸入與三态電(diàn)✘ ™ 驅動器(qì)上(shàng)的(de)拉或下(xià)拉電(diàn)阻。≈π在易失性技(jì)術(shù)中，保持編程信息也(yě)需一(yī)定©∏±"的(de)靜(jìng)态功率。抗熔斷是(shì)一( λ↔₩yī)種非易失性技(jì)術(shù)，因此信息存儲不(bù)消耗靜₩→(jìng)态電(diàn)流。

　　下(xià)面介紹幾種降低(dī)靜(jφγ↓ìng)态功耗的(de)設計(jì)方法：

　　◇驅動輸入應有(yǒu)充分(fēn♥Ω​)的(de)電(diàn)壓電(diàn)平，₩£因而所有(yǒu)晶體(tǐ)管都(dōu)₹♥÷是(shì)完全通(tōng)導或關閉的(de)。

　　◇由于I/O線上(shàng)的(de)上(shàng)拉或下(xià₩γγβ)拉電(diàn)阻要(yào)消耗一(yī)定的(de)•↓電(diàn)流，因此盡量避免使用(yòng)這(zhè)些(xiē)電Ωβε(diàn)阻。

　　◇少(shǎo)用(yòng)驅動電≠&(diàn)阻或雙極晶體(tǐ)管，這(zhè ©∞)些(xiē)器(qì)件(jiàn)需維持‌​€一(yī)個(gè)恒定電(diàn)流，從(cóng)而增加了(le)§↓​靜(jìng)态電(diàn)流。

　　◇将時(shí)鐘(zhōng)引腳按參數(shù)☆∑← 表推薦條件(jiàn)連接至低(dī)電(diàn)平。懸空(kōng₽↔)的(de)時(shí)鐘(zhōng)輸入會(←≈€​huì)大(dà)大(dà)增加靜(jìng)态電(dià≠÷≤n)流。

　　◇在将設計(jì)劃分(fēn)為(w耕★i)多(duō)個(gè)器(qì)件(jiàn)時(shí)，減少(sh₽¥ ÷ǎo)器(qì)件(jiàn)間(jiā' n)I/O的(de)使用(yòng)。

　　eX器(qì)件(jiàn)LP方式引腳的(de)↕♦↕✔使用(yòng)

　　Actel eX系列設計(jì)了(le)特殊的(de)低(dε♦∑♠ī)功率“休眠”模式。在該引腳驅動至高(gāo)電(diàn)平8π 00ns後，器(qì)件(jiàn)進入極低(€ ₽€dī)功率待機(jī)模式，待機(jī)電(diàn)流小(xiǎo)于10&$&0μA。在低(dī)功率模式下(xià)，所有(‌​'yǒu)I/O（除時(shí)鐘(zhōng)輸入外(wài)≥λ）都(dōu)處于三态，而內(nèi)核全部斷電(diàn)$↓→。由于內(nèi)核被斷電(diàn)，觸發器(qì)中存✔ 儲的(de)信息會(huì)丢失，在進入工(gōng)作(<↓πzuò)模式（在引腳驅動至低(dī)平2✔↔00ms後）時(shí)，用(yòng)戶需再次對(duì)器(qì)件(jiδ∏↔àn)初始化(huà)。同樣，用(yòng)戶也(yě)應關閉≤§÷γ所有(yǒu)通(tōng)過CLKA、CLKB以及HCLK↑↓&輸入的(de)時(shí)鐘(zhōng)。然而這(zhè)些(x≠↔→iē)時(shí)鐘(zhōng)并不(bù)處于三态，時(shí)鐘(zh"¶ōng)就(jiù)可(kě)進入器(qì)件(jiàn)，♦∞δ從(cóng)而增加功耗，因此在低(dī)功率模式 ★"★下(xià)，時(shí)鐘(zhōng♠δγ®)輸入必須處于邏輯0或邏輯1。

　　有(yǒu)時(shí)用(yòng)戶很(hěn)難阻止時γ®(shí)鐘(zhōng)進入器(qì)↓™÷件(jiàn)。在此場(chǎng)合，用(yòng)戶可(kě)使用>"(yòng)與CLKA或CLKA相(xiàng)鄰的(d±™☆☆e)正常輸入引腳并在設計(jì)中加進CLKINT。這(zhè)樣，時(shí•δ‌)鐘(zhōng)将通(tōng)過靠近(jìn)時(sγ♥γhí)鐘(zhōng)引腳的(de)正常輸入進入器(qì)件(j☆≤∏≥iàn)，再通(tōng)過CLKINT向器(qì)件(jiàn)提供時(s±↑→hí)鐘(zhōng)資源。

　　采用(yòng)這(zhè)種輸入電(diàn)路(lù) &✔♦後，由于常規I/O是(shì)三态的(de)，因此用(yò≤σσng)戶不(bù)必擔心時(shí)鐘(zhōng)進入器(qì)件(j♣≠iàn)。當然，增加一(yī)級門(mén)電(dià↔±↑n)路(lù)會(huì)産生(shēng)0.6ns的(de)較Ω>​大(dà)時(shí)鐘(zhōng)延時(shí)，幸好(✘δ&hǎo)這(zhè)在多(duō)數(shù)低(dī)功率設計($"jì)中是(shì)可(kě)以接受的(de)。注意應将與CLKINT∞‍∑緩沖器(qì)相(xiàng)關的(de)CLKA或CLKB引→ 腳接地(dì)。

　　此外(wài)還(hái)要(yào)注意，CLKINT隻可(kě)用₹↑(yòng)作(zuò)連線時(shí)♦ε 鐘(zhōng)，HCLK并不(bù)具備将內(nèi)部走線網連接到(dào ♣)HCLK的(de)能(néng)力，因而HC¥≥←→LK資源不(bù)能(néng)被常規輸入驅動。換句話(hu∞≤à)說(shuō)，如(rú)果使用(yò™φng)LP引腳就(jiù)不(bù)能(nénφ₩g)使用(yòng)HCLK；使用(yòn"™g)HCLK時(shí)就(jiù)應在外(wσΩài)部截斷時(shí)鐘(zhōng)信号。☆'

　　降低(dī)動态功耗

　　動态功耗是(shì)在時(shí)鐘(zhōng)工(gōng)作₽₹≥(zuò)且輸入正在開(kāi)關時(shí)的↑&(de)功耗。對(duì)CMOS電(diàn)路(lù)，動态功£←‌÷耗基本上(shàng)确定了(le)總功耗。動态功耗包括幾個(gè)成分(fφ↔£∏ēn)，主要(yào)是(shì)電(diàn✘<)容負載充電(diàn)與放(fàng)電(diàn)（內(nαδèi)部與I/O）以及短(duǎn)路(lù)電(dià ≠•n)流。多(duō)數(shù)動态功率是(shìα×→)內(nèi)部或外(wài)部電(diàn)容向器(qì)件(jiàn)δ"≤₩充、放(fàng)電(diàn)消耗的(de)。如(rú)果器(qì)Ω£♠件(jiàn)驅動多(duō)個(gè)I/O負載，大(d αà)量的(de)動态電(diàn)流構成總功耗的(de)主要(yào)∞≤¥部分(fēn)。

　　對(duì)設計(jì)中給定的(✘∏•de)驅動器(qì)，動态功耗由下(xià)式計(jì)算₽>φ (suàn)

　　p=CL×V 2 DD×f

　　式中，CL是(shì)電(diàn)容負載，VDD是(shì)電(σ™≈diàn)源電(diàn)壓，f則是(shì)開(kāi)<¥關頻(pín)率。總功耗是(shì)每個(gè)驅動☆€♠ε器(qì)功耗之總和(hé)。

　　由于VDD是(shì)固定的(de)，降低(dī)內(nè•©i)部功耗就(jiù)要(yào)降低(dī)平均邏輯開(kāi)₽Ω÷€關頻(pín)率，減少(shǎo)每個(gè)時(shí)鐘(zhōng)沿§σ≥γ處的(de)邏輯開(kāi)關總數(shù)、減×®♠≥少(shǎo)連線網絡，特别是(shì)©☆高(gāo)頻(pín)信号連線網絡中的(de)電(diàn)容值'↔。對(duì)低(dī)功率設計(jì)，需要(yào)從(cóng)系®♦±統至工(gōng)藝的(de)每個(gè)設計(jì)級别中采取相(x¶∑iàng)應預防措施，級别越高(gāo)，效果越好(hǎo)。